2014 년 10 월 1 일, 캘리포니아, 산 호세—글로벌 전자 장비 디자인 혁신을 주도하는 ㈜
케이던스 디자인 시스템(NASDAQ: CDNS)은 TSMC 오픈 이노베이션 플랫폼(Open Innovation
Platform)® (OIP) 에코 시스템 포럼 기간 중 오늘 TSMC 상을 두 개 수상했다고 오늘 발표했다.
케이던스는 소프트 IP 상과 16nm FinET Plus(16FF+) 디자인 인프라 공동 개발상을 수상했다.
TSMC 는 고객의 피드백, 포트폴리오 범위 및 강력한 기술 지원 능력에 기초해 소프트 IP 상
수상자를 결정했다. 케이던스의 IP 포트폴리오는 DDR, PICe, USB, 이더넷과 HDMI 를 비롯해 널리
사용된 프로토콜들을 광범위하게 제공하고 있다.
16FF+ 디자인 인프라 공동 개발상은 FinFET 구현과 차세대 시스템 온 칩(System-on-Chip,
SOC)용 이번 최첨단 노드 기술 개발 작업에 있어 TSMC 와 케이던스의 초기의, 심도 있는 협력에
기초해 수상이 결정되었다. 16FF+용으로 인증된 케이던스의 도구들 중에는 Encounter® Digital
Implementation System, Tempus™ Timing Signoff Solution, Voltus™ IC Power Integrity Solution, Quantus™
QRC Extraction Solution, Virtuoso® custom design platform, Spectre® simulation platform, Physical
Verification System, Litho Physical Analyzer and CMP Predictor 등이 포함된다.
“케이던스의 소프트 IP 와 16FF+ 솔루션을 통해 전달된 양질의 결과에 기초해 케이던스에
이번 상들을 수여하게 되었습니다,”라고 TSMC 디자인 인프라 마케팅 부서의 부서장(TSMC senior
director, Design Infrastructure Marketing Division)인 Suk Lee 씨는 수상 이유를 이렇게 밝혔다.
“케이던스는 전 세계의 IC 디자이너들에게 질적으로 최고 수준의 디자인 능력들을 갖추고 저희와
면밀한 업무 공조에 최선의 노력을 했으며, 따라서 저희는 향후에도 양사의 파트너십이 계속
되기를 고대합니다.”
“케이던스의 IP 와 도구들을 이용해 고객들께선 그들의 장비의 전력, 성능 및 지역 요건들과
관련된 문제들을 해결하시는 것이 가능해, 따라서 경쟁이 치열한 시장에서 질적으로 최고 수준의
디자인들을 내놓으실 수 있습니다,”라고 케이던스의 수석 부사장이자, 최고 전략 책임자이자, EDA
및 케이던스 CEO 의 수석 참모(senior vice president, chief strategy officer, EDA and chief of staff to the
CEO)인 Chi-Ping Hsu 박사는 말한다. “TSMC 로부터 받은 이번 공로상은 양사의 오래 지속된
관계를 반영하는 것뿐만 아니라 더 나아가 강력한 IP 포트폴리오와 차세대 SoC 디자인을 위한
발전된 노드 기술을 전달하기 위한 양사의 지속적인 노력을 반영하는 것입니다. 저희는 이미
10nm 인증 과정을 위해 TSMC 와 업무 공조를 시작했으며, 또한 양사의 밀접한 협력 관계는
앞으로 EDA 혁신을 계속 이끌어 나아갈 것입니다.”